Тенденции в области 3D-упаковки чипов, которым следуют TSMC, Intel и Samsung

Окт 16, 2023

Поскольку технологии производства полупроводников продолжают развиваться, количество транзисторов в интегральных схемах неуклонно увеличивается. Первоначально ИС содержали только десятки транзисторов, но по мере развития технологий, объединяющие сотни тысяч транзисторов, позволили реализовать 3D-упаковку чипов. Микросхемы с миллионами транзисторов позволили компьютерам проникнуть в домашние хозяйства, а сегодня микросхемы с сотнями миллиардов или даже триллионами транзисторов позволяют цифровым технологиям соединить весь мир, оказывая глубокое влияние на жизнь людей.

За последние 65 лет процессы производства полупроводников быстро развивались, движимые законом Мура, постепенно меняя общество. Однако в последние годы полупроводниковые процессы приблизились к физическим пределам, и нарушение закона Мура стало предметом беспокойства. В ответ на это многообещающими решениями стали технологии стекирования 3D-интегральных схем и гетерогенной интеграции.

Тенденции 3D-компоновки

Ожидается, что благодаря быстрому развитию таких приложений, как AI, AR/VR и 8K, значительный спрос на вычисления сохранится, особенно на параллельных вычислительных системах, способных обрабатывать огромные объемы данных за короткое время. Поскольку полупроводниковые процессы замедляются, 3D-упаковка стала эффективным средством расширения закона Мура и повышения производительности вычислений на ИС. Технология 3D-упаковки предлагает множество преимуществ по сравнению с традиционной 2D-упаковкой. Это позволяет уменьшить размер, при этом эффективность кремниевого интерпозера превышает 100%, что позволяет улучшить возможности подключения, уменьшить паразитные эффекты, снизить энергопотребление, меньшую задержку и более высокие рабочие частоты.

Эти преимущества, наряду с различными преимуществами технологий 3D-интеграции и взаимосвязи, делают 3D-упаковку направлением развития, которому следуют крупные игроки отрасли.

Видение imec в отношении 3D-технологий

В области технологии 3D-стекинга imec (imec, Бельгийский межуниверситетский центр микроэлектроники) определяет четыре категории решений 3D-интеграции: 3D-SIP, 3D-SIC, 3D-SOC и 3D-IC, каждая из которых требует различных технологических решений и 3D-технологий. методы интеграции. Эрик Бейн, вице-президент по исследованиям и разработкам, директор программы 3D-системной интеграции в imec, особо отмечает то, что касается технологии 3D-соединения, объем 3D-соединения будет простираться от стопочной упаковки толщиной менее 1 миллиметра (мм), такой как упаковка на упаковке (POP), до менее 100 нанометров (нм) с настоящими 3D-ИС, использующими пакетирование транзисторов, что превышает плотность межсоединений 108/мм².

imec выделяет три ключевых элемента в технологии 3D-интеграции: сквозное кремниевое соединение (TSV), укладку и соединение кристалл-к-кристаллу и кристалл-пластина, а также технологию соединения между пластинами. Бейн отмечает, что технология миниатюризации TSV продолжает развиваться. Однако, что касается «промежутков между соединениями», то по мере дальнейшего сокращения TSV технология microbump может с трудом соответствовать более высоким требованиям к межсоединениям, что делает технологию гибридного соединения cu-cu в центре внимания развития.

На изображении показана дорожная карта imec по технологии 3D-соединений, иллюстрирующая, что по мере развития технологии упаковки размеры узлов уменьшаются, а плотность 3D-упаковки продолжает увеличиваться.

3D-SIP

3D-SIP Система в корпусе (SIP), форма упаковки системного уровня, соединяет несколько микросхем, которые проходят разные процессы изготовления и предварительной упаковки с использованием гетерогенных методов интеграции, интегрируя их в одну корпусную оболочку. 3D-SIP предполагает вертикальную укладку нескольких SIP-чипов, включая межкомпонентные соединения, разветвленную упаковку на уровне пластины и соединение шариков припоем.

Изображение слева представляет собой принципиальную схему упаковки 3D-SIP, где точки соединения с обеих сторон печатной платы соединяют микросхемы, прошедшие первоначальную упаковку, сверху вниз. Изображение справа представляет собой реальную иллюстрацию продукта. (Источник: TrendTorce (слева), ISSCC 2021 (справа))

В настоящее время шаг соединений в существующих решениях составляет примерно 400 микрометров (мкм). Исследование imec направлено на увеличение межсетевого взаимодействия таких SIP-модулей в 100 раз, уменьшив шаг соединений до 40 мкм. Общие применения упаковки 3D-SIP включают RF FEM, SoC TWS Barbuds.

3D-SIC

Вторая категория, 3D-SIC (Stacking IC), предполагает укладку отдельных микросхем друг на друга. 3D-SIC достигается путем укладки чипов на промежуточную пластину, при этом готовые чипы прикрепляются к верхней части пластины. Чипы соединяются между собой посредством TSV и микровыступов, при этом отраслевые решения обеспечивают размер шага всего 40 мкм. Эта технология применяется к таким продуктам, как 3D-DRAM и логическим микросхемам, подключенным к оптическим блокам ввода-вывода на промежуточном устройстве. В настоящее время технология 3D-SIC широко используется в производстве памяти с высокой пропускной способностью (HBM).

На изображении изображена принципиальная схема 3D-SIC, в которой используется технология гибридного соединения cu-cu для соединения верхнего и нижнего слоев микросхем. (Источник: imec)

3D-стекирование является лидерующей технологией в мировой полупроводниковой промышленности, и компания imec наметила план развития, направленный на уменьшение шага межсоединений и увеличение плотности контактов на единицу площади, позиционируя 3D-стекирование как решение для продолжения действия закона Мура на фоне замедления полупроводниковых процессов.

Источник